[error] Vivado代码仿真时错误提示：ERROR: [Common 17

2023-09-20 03:36| 来源: 网络整理| 查看: 265

仿真错误描述：

作为新手在学习FPGA时的问题，使用Verilog语言在Vivado中编程，在进行仿真时出现错误提示如下：

[USF-XSim-62] 'compile' step failed with error(s). Please check the Tcl console output or 'G:/FPGA_code/FPGA_Artix7/14_fsm/complex_fsm/complex_fsm/complex_fsm.sim/sim_1/behav/xsim/xvlog.log' file for more information.[Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation.

当你会发现你的代码并无语法错误，也无法通过界面进行错误定位：

错误原因：

大部分是由于在你敲代码时有些变量敲的有问题，如本人出现的问题：

module complex_fsm(...); ... reg [4:0] state; ... ... always@(posedge sys_clk or negedge sys_rst_n) if(sys_rst_n == 1'b0) po_cola

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